Mantenere viva la legge di Moore sta diventando complicato

C'è stato un tempo, decenni in realtà, in cui tutto ciò che serviva per realizzare un chip per computer migliore erano transistor più piccoli e interconnessioni più strette. Quel tempo è ormai passato da tempo, e anche se i transistor continueranno a diventare un po' più piccoli, il punto non è più semplicemente renderli tali. L’unico modo per mantenere il ritmo esponenziale dell’informatica ora è uno schema chiamato co-ottimizzazione della tecnologia di sistema, o STCO, hanno sostenuto i ricercatori all’ITF World 2023 la scorsa settimana ad Anversa, in Belgio. È la capacità di scomporre i chip nei loro componenti funzionali, utilizzare la tecnologia di transistor e di interconnessione ottimale per ciascuna funzione e ricucirli insieme per creare un insieme a basso consumo e meglio funzionante.

"Questo ci porta a un nuovo paradigma per CMOS", afferma Marie Garcia Bardon, responsabile R&D di Imec. CMOS 2.0, come la chiama l’organizzazione di ricerca sulle nanotecnologie con sede in Belgio, è una visione complicata. Ma potrebbe essere la via più pratica da seguire, e alcune parti di essa sono già evidenti nei chip più avanzati di oggi.

In un certo senso, l’industria dei semiconduttori è stata rovinata dai decenni precedenti al 2005 circa, afferma Julien Ryckaert, vicepresidente R&D di Imec. Durante quel periodo, chimici e fisici dei dispositivi furono in grado di produrre regolarmente un transistor più piccolo, a basso consumo e più veloce che potesse essere utilizzato per ogni funzione su un chip e che avrebbe portato a un aumento costante della capacità di calcolo. Ma le ruote di quel progetto iniziarono a staccarsi non molto tempo dopo. Gli specialisti di dispositivi potrebbero inventare nuovi eccellenti transistor, ma quei transistor non sarebbero in grado di realizzare circuiti migliori e più piccoli, come la memoria SRAM e le celle logiche standard che costituiscono la maggior parte delle CPU. In risposta, i produttori di chip iniziarono ad abbattere le barriere tra la progettazione standard delle celle e lo sviluppo dei transistor. Chiamato design technology co-optimization, o DTCO, il nuovo schema ha portato a dispositivi progettati specificamente per produrre celle e memoria standard migliori.

Ma il DTCO non è sufficiente per far funzionare i computer. I limiti della fisica e delle realtà economiche hanno cospirato per porre ostacoli sul percorso verso il progresso con un transistor adatto a tutti. Ad esempio, i limiti fisici hanno impedito che le tensioni operative del CMOS scendessero al di sotto di circa 0,7 volt, rallentando il progresso nel consumo energetico, spiega Anabela Veloso, ingegnere principale di Imec. Il passaggio ai processori multicore ha contribuito a migliorare il problema per un certo periodo. Nel frattempo, i limiti di input-output hanno reso sempre più necessario integrare le funzioni di più chip nel processore. Pertanto, oltre a un system-on-chip (SoC) con più istanze di core del processore, integrano anche core di rete, memoria e spesso core specializzati per l'elaborazione del segnale. Non solo questi nuclei e queste funzioni hanno potenza e altre esigenze diverse, ma non possono nemmeno essere ridotti allo stesso ritmo. Anche la memoria cache della CPU, SRAM, non si riduce così rapidamente come la logica del processore.

Sbloccare le cose è un cambiamento filosofico tanto quanto un insieme di tecnologie. Secondo Ryckaert, STCO significa considerare un system-on-chip come un insieme di funzioni, come alimentazione, I/O e memoria cache. "Quando inizi a ragionare sulle funzioni, ti rendi conto che un SoC non è un sistema omogeneo, ma solo transistor e interconnessioni", afferma. "Si tratta di funzioni ottimizzate per scopi diversi."

Idealmente, potresti costruire ciascuna funzione utilizzando la tecnologia di processo più adatta ad essa. In pratica, ciò significa principalmente costruire ciascuno il proprio frammento di silicio, o chiplet. Quindi li collegheresti insieme utilizzando la tecnologia, come l'impilamento 3D avanzato, in modo che tutte le funzioni agiscano come se fossero sullo stesso pezzo di silicio.

Esempi di questo modo di pensare sono già presenti nei processori avanzati e negli acceleratori di intelligenza artificiale. L'acceleratore di calcolo ad alte prestazioni di Intel Ponte Vecchio (ora chiamato Intel Data Center GPU Max) è composto da 47 chiplet costruiti utilizzando due processi diversi, ciascuno di Intel e Taiwan Semiconductor Manufacturing Co. AMD utilizza già tecnologie diverse per il chiplet I/O e chiplet di calcolo nelle sue CPU, e recentemente ha iniziato a separare la SRAM per la memoria cache di alto livello del chiplet di calcolo.